Das Silizium im SD-Gehäuse im Inneren des Bauteils wurde umgedreht. Dadurch wird das Source-Potenzial über das Thermal-Pad mit dem PCB verbunden anstelle des Drain-Potentials. Das führt im besten Fall zu einer deutlichen Reduzierung des R DS(on) um bis zu 25 Prozent im Vergleich zur heutigen Technologie. Auch der thermische Widerstand zwischen Junction to Case (R thJC) ist im Vergleich zu den traditionellen PQFN-Gehäusen deutlich verbessert. Der SD OptiMOS ist in der Lage, hohen Dauerströmen von bis zu 194 A standzuhalten. Zusätzlich erlauben die optimierten Layoutmöglichkeiten und die effizientere Ausnutzung der Leiterplatte eine größere Designflexibilität bei gleichzeitig höchster Leistung.
Verfügbarkeit
Der Niederspannungs-Leistungs-MOSFET OptiMOS SD 40 V ist in zwei Versionen, Standard und Center-Gate, erhältlich. Die Center-Gate-Variante ist für den Parallelbetrieb mehrerer Bausteine optimiert. Beide Varianten im PQFN-Gehäuse 3,3 x 3,3 mm 2 können ab sofort bestellt werden. Weitere Informationen sind erhältlich unter www.infineon.com/source-down.
Author: Infineon Technologies AG
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